| Re:Super, Danke! |  |
Sch...
Nicht schön.
Liest sich so als läge das Problem eher auf Seiten des Mister und daß es wohl ziemlicher Aufwand wäre die AGA Chipsätze mit korrektem Timing laufen zu lassen.
Dachte bisher immer gerade das wäre das Ziel der FPGA cores, "cycle exact" zu sein.